8.19

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Pendahuluan

2. Tujuan

3. Alat dan Bahan

4. Dasar Teori

5. Percobaan

   a) Prosedur

   b) Rangkaian simulasi

   c) Video Simulasi

6. Download File

 1. Pendahuluan[kembali]

 Konfigurasi fixed-bias JFET menggunakan kapasitor kopling untuk mengisolasi sirkuit biasing dc dari sinyal ac. Sirkuit setara ac menunjukkan sumber arus gmVgs dan resistansi rd. Impedansi masukan Zi ditentukan oleh sirkuit terbuka pada terminal masukan. Impedansi keluaran Zo ditentukan oleh resistansi rd. Tegangan penguatan Av dihitung sebagai rasio tegangan keluaran dan masukan, dengan pergeseran fase 180 deraj

 

 2. Tujuan[kembali]

•     memahami dan mengetahui rangkaian jfet fixed bias configuration
  
•     memahami mengetahui rangkaian jfet voltage divider configuration
•     memahami mengetahui rangkaian cascade jfet configuration

 

 3. Alat dan Bahan[kembali]

•  Baterai
  

         Baterai : berfungsi sebagai sumber energi listrik yang nanti dialirkan dalam rangkaian listrik.

 

•  Resistor
  
  

            Resistor : berfungsi sebagai penahan tegangan dan arus.

•  Capasitor
  

              Kapasitor : berfungsi sebagai penyimpan arus atau tegangan listrik.    

 

• Ground

   Berfungsi sebagai penghantar arus listrik langsung ke bumi atau tanah saat terjadi kebocoran isolasi atau percikan api pada konsleting.

 

•  DC Voltmeter
  

 

  Voltmeter DC yaitu alat ukur biasa digunakan untuk mengukur tegangan DC dengan cara mengukur beda potensial dari tegangan DC antara 2 titik suatu beban listrik atau rangkaian elektronika. Penambah sebuah tahanan seri atau pengali (multiplier), mengubah gerakan d’arsonval menjadi sebuah voltmeter arus searah.

 

• JFET ( junction field effect transistor)
  
   

 Transistor efek medan sambungan (TEMS, JFET atau JUGFET) adalah tipe paling sederhana dari transistor efek medan. Ini dapat digunakan sebagai sebuah sakelar terkendali elektronik atau resistansi terkendali tegangan.

•  ACinput

 

 

    Sumber AC yaitu sumber tegangan bolak-balik

 4. Dasar Teori[kembali]

 

jfet fixed bias configuration

   Konfigurasi Fixed-Bias JFET Konfigurasi JFET pertama yang akan dianalisis di ac domain akan menjadi konfigurasi fixed-bias dari Gambar. 8.61 , menggunakan JFET dengan VP 4 Vdan I DSS 10 mA. Resistor 10-M ditambahkan untuk bertindak sebagai jalur ke ground untuk kapasitor tetapi pada dasarnya merupakan sirkuit terbuka untuk analisis ac. J2N3819 n-saluran

JFET dari perpustakaan EVAL digunakan, dan tegangan ac ditentukan pada empat titik berbeda untuk perbandingan dan ulasan.

  Konstanta Beta ditentukan oleh

 

 

 

 

dan dimasukkan ke dalam kotak dialog Edit Model yang diperoleh dengan urutan EDIT-PROPERTIES . Vto juga diubah menjadi 4 V.

SIRKUIT DESKRIPSI mencakup semua elemen jaringan bersama dengan node yang ditugaskan. Secara khusus, perhatikan bahwa Vi diatur pada 10 mV pada frekuensi 10 kHz dan sudut fase 0 derajat. Dalam daftar PARAMETER MODEL FET Persimpangan berikut, perhatikan bahwa VTO adalah 4 V dan BETA adalah 625E-6 A>V 20,625 mA>V 2, seperti yang dimasukkan sebelumnya. Yang kecil

SOLUSI BIAS SINYAL mengungkapkan bahwa tegangan pada kedua ujung R G adalah 1,5 V, menghasilkan V GS 1,5 V. Level tegangan pada bagian ini dapat dikaitkan dengan aslinya jaringan hanya dengan mencatat daftar node yang ditugaskan di DESKRIPSI SIRKUIT. Itu tegangan dari drain ke sumber (ground) adalah 12 V, meninggalkan penurunan 8 V di R D . AC Daftar ANALISIS mengungkapkan bahwa tegangan pada sumber (N01707) adalah 10 mV sebagaimana diatur, tetapi tegangan di ujung lain kapasitor adalah 3 m V lebih kecil karena impedansi kapasitorpada 10 kHz—tentu saja penurunan yang harus diabaikan. Pilihan 0,02 m F untuk frekuensi ini adalah jelas bagus. Tegangan sebelum dan sesudah kapasitor pada sisi keluaran adalah persis sama (ke tiga tempat), mengungkapkan bahwa semakin besar kapasitor, semakin dekat jaraknya karakteristik hubung singkat. Output dari 6.275E-2 62.75 mV mencerminkan keuntungan sebesar 6.275

jfet voltage divider configuration

Konfigurasi Pembagi Tegangan JFET Jaringan selanjutnya yang akan dianalisis dalam domain ac adalah konfigurasi bias pembagi tegangan pada Gambar di bwh. Perhatikan bahwa parameter yang dipilih adalah berbeda dari yang digunakan dalam contoh sebelumnya, dengan V i pada 24 mV dan frekuensi5 kHz. Selain itu, level dc ditampilkan, dan sebidang tegangan output dan input ditampilkan pada layar yang sama.

 

 

 

 

Untuk menjalankan analisis, pilih kunci Profil Simulasi Baru untuk mendapatkan kotak dialog Simulasi Baru. Setelah memasukkan Name of OrCAD 8-2 , pilih Create , dan Simulation Kotak dialog pengaturan akan muncul. Di bawah Analysis type , pilih AC/Sweep/Noise , lalu di bawah AC Sweep pilih Linear . Frekuensi Mulai adalah 5 kHz, Frekuensi Akhir adalah 5 kHz dan Total Poin adalah 1 . OK , dan simulasi dapat dimulai dengan memilih tombol Jalankan PSpice. Skema akan muncul, yang dapat keluar untuk menghasilkan tampilan dari Gambar 8.63 dengan semua level tegangan ditampilkan sebagai dikontrol oleh opsi V. Tingkat dc yang dihasilkan mengungkapkan bahwa V GS adalah 1,823 V 3,635 V 1,812 V, sangat baik dibandingkan dengan yang 1,8 V dihitung dalam Contoh 7.4. V D adalah 10,18 V, dibandingkan dengan tingkat yang dihitung dari 10,24 V, dan V DS adalah 10,18 V 3,635 V 6,545 V, dibandingkan dengan 6,64 V. Untuk solusi ac, kita dapat memilih View-Output File dan temukan di bawah OPERASI POINT INFORMASI bahwa g m adalah 2,22 mS, sangat baik dibandingkan dengan nilai yang dihitung dengan tangan 2,2 mS, dan di bawah ANALISIS AC bahwa tegangan keluaran ac adalah 125,8 mV, menghasilkan keuntungan sebesar 125,8 mV 24 mV 5.24. Level yang dihitung dengan tangan adalah gmRD = (2,2 mS)(2,4 k ) = 5,28.

cascade jfet configuration

Cascaded JFET Amplifier Penguat JFET dua tahap yang ekstensif dari Gambar 8.65 dapat dibuat menggunakan prosedur yang sama yang dijelaskan dalam contoh sebelumnya menggunakan PSpice. Untuk kedua JFET, Beta ditetapkan pada 0,625 mA>V 2 dan Vto pada -4 V seperti yang ditunjukkan pada Gambar 8.66. Itu frekuensi yang diterapkan adalah 10 kHz untuk memastikan bahwa kapasitor mengambil pendekatan hubung singkat. Output ac pada output setiap tahap diminta. Setelah simulasi, file keluaran dari Gambar 8.67 menghasilkan, menunjukkan bahwa gain adalah 63.23 mV>10 mV 6,3 setelah tahap pertama dan 322,6 mV>10 mV 32,3 setelah kedua tahap. Keuntungan untuk tahap kedua adalah 322,6 mV>63,23 mV 5.1. Keuntungan dan tegangan output sangat mendekati hasil yang diperoleh pada Contoh 8.1. Pada Gambar 8.67 opsi V dipilih untuk mendapatkan level dc jaringan. Secara khusus, perhatikan seberapa dekat tegangan gerbang ke 0 V, memastikan bahwa tegangan bias gerbang-ke-sumber pada dasarnya sama dengan yang melintasi resistor sumber. Bahkan, karena isolasi yang ditawarkan oleh kapasitor C2, tingkat bias dari setiap konfigurasi persis sama.

 

 

 

 

             Analysis of a JFET self-bias

    

 

 5. Percobaan[kembali]

    a) Prosedur[kembali]

• siapkan komponen rangkaian yang diperlukan pada proteus.
•  susunlah komponen-komponen tersebut sesuai petunjuk menjadi suatu rangkaian yang kompleks.
•  setelah semua komponen terangkai, maka cobalah untuk menjalankannya.

    b) Rangkaian simulasi [kembali]

•  Rangkaian 1
  

 

 Prinsip kerja:

 

•  Rangkaian 2
  

 

 Prinsip kerja:

 

•  Rangkaian 3
  

 

 

 Prinsip kerja:

 

•  Rangkaian 4

 

 Prinsip kerja:

 

 

    c) Video Simulasi [kembali]

• rangkaian 1

         

• rangkaian 2

• rangkaian 3

• rangkaian 4

 6. Download File[kembali]

•  Rangkaian 1[Download]
  
• Rangkaian 2[Download]
• Rangkaian 3[Download]
• Rangkaian 4[Download]
  

• Datasheet Baterai[Download]
• Datasheet Resistor[Download]
• Datasheet Capasitor[Download]
• Data sheet JFET[Download]