LAPORAN AKHIR 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 Laporan Akhir 1 Modul 3

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

a. Jumper

Gambar 1. Jumper

b. Panel DL 2203D 

c. Panel DL 2203C 

d. Panel DL 2203S

Gambar 2. Modul De Lorenzo

a. IC 74LS112 (J-K Flip-Flop)

b. CD4013B (D Flip-Flop)

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch

e. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [kembali]

percobaan 1a

percobaan 1b

4. Prinsip Kerja Rangkaian [kembali]

[Image of asynchronous binary counter circuit diagram]

Rangkaian asynchronous binary counter ini bekerja dengan prinsip pembagi frekuensi (frequency divider). Setiap flip-flop di dalam IC counter akan membagi frekuensi clock yang masuk menjadi setengahnya. Bit paling rendah (Q0) membagi frekuensi clock input menjadi 2 (DIV2), lalu keluarannya digunakan untuk menghasilkan bit berikutnya (Q1) yang membagi lagi menjadi 5 (DIV5). Dengan cara ini, keluaran counter secara keseluruhan menunjukkan hasil hitungan biner yang bertambah satu setiap datangnya pulsa clock pada masing-masing DIV. DIV2 akan toggle dan DIV5 akan menghitung dari biner 0-4,  pola nyala LED mencerminkan bilangan biner sesuai dengan hasil pembagian frekuensi dari clock utama.

Sementara itu, pada rangkaian kedua (1b), clock dan reset sudah dihubungkan sesuai dengan konfigurasi standar IC 74LS90 dan 7493 sebagai pembagi frekuensi. Dengan penyusunan ini, setiap keluaran menghasilkan pola biner yang runtut. Oleh karena itu, LED pada rangkaian kedua akan menyala mengikuti urutan hitungan biner yang benar mulai dari 0000, 0001, 0010, dan seterusnya tanpa loncatan angka.

5. Video Rangkaian [kembali]

6. Analisa [kembali]

1. Perbandingan Jurnal dan Percobaan
Hasil jurnal menunjukkan urutan output ideal sesuai teori, sedangkan pada percobaan terdapat perbedaan karena karakteristik IC yang digunakan. Pada IC div 16, perbedaan kecil muncul akibat propagation delay antar flip-flop, namun urutan hitung tetap relatif stabil. Pada IC div 10, perbedaan lebih besar terjadi karena adanya proses reset internal yang menimbulkan glitch saat transisi dari 9 ke 0, sehingga output tidak selalu sama seperti jurnal. Dengan demikian, div 16 lebih stabil dibanding div 10 karena div 10 memiliki mekanisme reset yang mempengaruhi kestabilan output.

2. Percobaan 1a (Div-16)
Hasil percobaan sesuai dengan jurnal, karena urutan hitungan 0–15 muncul dengan benar. Perbedaan kecil hanya disebabkan propagation delay sehingga tidak memengaruhi pola utama.

3. Percobaan 1b (Div-10)
Hasil percobaan tidak sepenuhnya sama dengan jurnal, karena output tidak stabil saat transisi 9→0. pada proses reset decade counter membuat beberapa nilai tidak persis seperti teori.

7. Link Download [kembali]

• Laporan Akhir [Download]
• Video Simulasi [Download]