laporan akhir 1 sistem digital

 [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 Laporan Akhir 1 Modul 1

1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

Gambar 2.1 DL2203C Module D'Lorenzo

Gambar 2.2 DL2203S Module D'Lorenzo

Gambar 3.3 Jumper

1. Panel DL 2203C

2. Panel DL 2203S

3. Jumper

4. Laptop

5. Software Proteus ver minimal 8.17

 3. Rangkaian Simulasi [kembali]

Gambar 3.1 Simulasi Rangkaian Gerbang Logika Dasar

Gambar 3.2 Simulasi Rangkaian Kombinasi Gerabng Logika Dasar

 4. Prinsip Kerja Rangkaian [kembali]

Pada rangkaian diatas terdapat ebberapa gerbang logika yang digunakna. Masing-masing gerbang logika memiliki prinsip kerja yang berbeda.

• Gerbang NOT

Gerbang NOT merupakan gerbang yang di mana keluarannya akan selalu berlawanan dengan masukannya.

• Gerbang AND

Keluaran akan bernilai 1 jika semua nilai input adalah 1, dan jika salah satu atau lebih input ada yang bernilai nol maka output akan bernilai nol

• Gerbang OR

Nilai output bernilai 0 hanya pada jika nilai semua input bernilai 0.  Pada gerbang logika OR ini bisa dikatakan bahwa jika salah satu atau lebih input bernilai 1 maka output akan bernilai satu.

• Gerbang XOR

X-OR merupakan gerbang OR yang bersifat exlusif, di mana jika hasil penjumlahan inputnya bernilai ganjil maka outputnya bernilai 1 dan jika hasil penjumlahan inputnya bernilai genap maka outputnya bernilai 0.

• Gerbang NAND

Gerbang NAND adalah gerbang AND yang keluarannya disambungkan ke inverter. Dan nilai dari tabel kebenarannya merupakan kebalikan dari tabel kebenaran dari gerbang AND.

• Gerbang NOR

Gerbang NOR adalah gerbang OR yang disambung ke inverter. Jadi nilai keluarannya merupakan kebalikan dari gerbang OR.

• Gerbang XNOR

Jika hasil penjumlahan inputnya bernilai genap maka outputnya bernilai 1, dan jika hasil penjumlahan inputnya bernilai ganjil maka outputnya bernilai 0.

 5. Video Rangkaian [kembali]

 6. Analisa [kembali]

      percobaan 1B memiliki rangkaian dua keluaran H1 DAN H2 pada inout ABCD H1 akan bernilai 1 ketika nilai b dan d berbeda mengikuti prinsip logika  xo kondisi tertentu H1 menghasilkan 1 mesikupun b dan d sama A=1 C=0 D=1 meskipun logika utama H1 ditentukan oleh perbedaan b dan d kombinasi masukan dapat mengaktifkannya lalu H2 memiliki pola dan keluarannya jadi 1 saat B dan D berbeda kedua keluaran H1 H2 sama sama bergantung dari logika xor antara b dan d tetapi kondisi yg output aktif walaupun nilai B,D=0

 7. Link Download [kembali]

• Laporan Akhir [Download]
• Video Simulasi [Download]
• Video Simulasi [Download]
• Datasheet 4028 (Decoder) [Download]
• Datasheet 74LS147 (Encoder) [Download]
• Datasheet 74154 (Demux) [Download]
• Datasheet 4052 (Mux) [Download]
• Datasheet 4071 & 4072 (OR) [Download]
• Datasheet 4073 & 4082 (AND) [Download]
• Datasheet 4077 (XNOR) [Download]
• Datasheet 4030 (XOR) [Download]