Laporan akhir 2 modul 2

                                                      [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 Laporan Akhir 2  Modul 2

1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo 

Gambar 1.2 DL2203S Module D’Lorenzo 

Gambar 1.3 Jumper

Alat yang di gunakan :

1. Panel DL 2203C

2. Panel DL 2203D

3. Panel DC 2203S

4. Jumper.

Alat

    a. Software Proteus ver 8.17

        Digunakan untuk merancang, menggambar, dan mensimulasikan rangkaian elektronik.

    Bahan

    a. IC 7474

     IC 7474 itu termasuk TTL logic IC yang berisi Dual D-type Positive Edge Triggered Flip-Flop dengan preset dan clear.

    b. IC 74LS112

      IC 74LS112 (atau LS112) adalah IC logika jenis dual JK flip-flop dengan fitur negative-edge triggered, preset & clear.

    c. Saklar SPDT

     Komponen mekanik untuk memilih dua posisi logika, yaitu terhubung ke VCC atau ke ground. Switch ini digunakan sebagai input logika biner ke rangkaian.

    d. Sumber tegangan DC dan ground

        Digunakan sebagai catu daya utama rangkaian digital. 

    e. Logic probe

 &B;       Alat indikator untuk mendeteksi kondisi logika high atau low pada keluaran rangkaian digital. 

 3. Rangkaian Simulasi [kembali]

Gambar Rangkaian Simulasi Percobaan 2

 4. Prinsip Kerja Rangkaian [kembali]

Berikut prinsip kerja rangkaian T flip-flop pada gambar, dijelaskan dalam satu paragraf sesuai kondisi yang Anda minta (B0 = 1, B1 = 0, B2 = clock). Pada rancangan ini IC yang dipakai adalah flip-flop tipe JK yang dikonfigurasi sebagai T (J dan K diikat bersama sehingga input tunggal T mengendalikan toggling). Input B0 dihubungkan ke J dan K sehingga B0 = 1 berarti T = 1 — artinya flip-flop siap toggle (berganti keadaan) setiap kali ada tepi jam aktif pada B2. Namun pada modul 74LS112 terdapat juga input asinkron (preset/clear) yang aktif level rendah; pada gambar B1 terhubung ke salah satu input asinkron ini. Karena B1 = 0 (level rendah), fungsi clear/preset asinkron meng-override operasi normal: flip-flop dipaksa ke keadaan reset (Q = 0, Q̄ = 1) dan tetap di situ selama B1 tetap 0, sehingga pulsa clock (B2) dan T = 1 tidak akan membuat Q berganti. Jika B1 dinaikkan kembali ke 1 (menghilangkan clear asinkron), maka dengan B0 = 1 setiap pulsa clock berikutnya akan menyebabkan output berganti (toggle) — Q berubah 0→1→0 pada setiap tepi clock sesuai konfigurasi. Dengan kata lain: B0 = 1 membuat flip-flop siap untuk toggling, B2 menyediakan pulsa clock, tetapi B1 = 0 (asinkron clear aktif) menahan output pada keadaan reset sampai B1 dikembalikan ke 1.

 5. Video Rangkaian [kembali]

                                                                         Video Percobaan 2

 6. Analisa [kembali]

Kondisi 1:

Input: T = X, PRE = 1, CLR = 0

→ Output: Q = 0, Q̅ = 1

Artinya flip-flop dalam keadaan reset.

Kondisi 2:

Input: T = X, PRE = 0, CLR = 1

→ Output: Q = 1, Q̅ = 0

Artinya flip-flop dalam keadaan set.

Kondisi 3:

Input: T = X, PRE = 0, CLR = 0

→ Output: tidak terdefinisi

Karena set dan reset aktif bersamaan (invalid).

Kondisi 4:

Input: T = clock, PRE = 1, CLR = 1

→ Output: Q toggle, Q̅ berlawanan dengan Q

Artinya flip-flop bekerja normal, membalikkan output setiap ada pulsa clock.

 7. Link Download [kembali]

• Laporan Akhir [Download]
• Video Simulasi 1 [Download]
• Video Simulasi 2 [Download]
• Datasheet JK Flip Flop [Download]
• Datasheet D Flip Flop   [Download]
• File Rangkaian 1 [Download]
• File Rangkaian 2 [Download]